【環球網科技綜合報道】7月2日消息,比利時微電子研究中心(imec)近日發布 2026 版半導體制程技術發展藍圖,明確芯片制造中長期技術演進路徑,提出行業有望在 2038 年實現 0.3nm 等級先進制程,同時指出互補式場效電晶體(CFET)垂直堆疊架構,將是突破先進制程物理極限、延續摩爾定律的核心技術方案。這份技術路線圖由臺積電、英特爾、英偉達、AMD、三星、阿斯麥(ASML)等全球頭部芯片制造、設備、設計企業聯合參與編制,系統梳理了未來十余年半導體工藝迭代面臨的技術瓶頸與升級方向,為全球集成電路產業技術研發提供重要參考。當前全球半導體產業已邁入 2nm 工藝量產研發階段,現階段晶體管柵極接觸間距(CPP)約 48 納米。按照路線圖規劃,迭代至 A14 制程時,該間距將收縮至 45 納米;待 2030 年推進至 A10 制程后,柵極接觸間距將穩定維持在 42 納米。這一變化標志著依靠橫向縮小晶體管尺寸、提升芯片集成密度的傳統摩爾定律發展路徑將觸及物理邊界,單純平面微縮的技術路線難以為繼。 業內技術演進的關鍵拐點預計出現在 2033 年,屆時 0.7nm 等級工藝有望實現規?;慨a,產業將全面轉向 CFET 垂直堆疊架構。區別于 FinFET 鰭式場效應晶體管、GAA 環繞柵極晶體管的平面排布模式,CFET 技術將 N 型、P 型晶體管縱向堆疊,為芯片微型化引入三維集成維度,通過優化垂直空間利用率持續提升晶體管集成密度,后續工藝迭代將以壓縮器件單元高度、深化垂直整合為核心突破口。據了解,CFET 將接續 FinFET、GAA,成為下一代主流晶體管架構。目前臺積電等頭部晶圓制造企業已提前布局 CFET 相關研發工作,搶抓先進制程技術變革窗口期。(純鈞)