華為“韜定律” V2 版，發布了。

比起 5 月份偏理論框架的初版，這次直接補上了量產實測數據、工程選型邏輯和產品路線圖。

不得不說，“韜定律”一有新消息，總是能引發廣大討論。歸根結底，其實是因為半導體行業發展這么多年，有件事全行業早就心照不宣了。

那就是：摩爾定律只剩半口氣了。

至于橫空出世的“韜定律”，到底是換個名字的 3D 堆疊噱頭，還是真能給后摩爾時代趟出一條新路？咱不妨品品這論文大作的解法。

咱們先把大背景講透，不然根本看不懂韜定律的價值。

1965 年摩爾提出的那套規律，核心是“幾何縮放”。

簡單理解就是：只要晶體管越做越小，同樣面積塞得更多，性能漲、功耗降，單位成本就會越來越便宜。

這套規則跑了五十年，成了整個半導體行業的“契約”。所有人按制程節點迭代，設計、制造、設備廠商全圍著“縮小尺寸”轉。

但，這套體系現在兩頭崩了。

一頭是物理極限。到 7nm 之后，靠縮小尺寸換的性能增益一代比一代少，沒法逆轉收益遞減的趨勢。

另一頭是經濟賬算不通了。2nm 節點單顆芯片的設計成本破 10 億美元，EUV 光刻機的折舊直接把晶圓成本拉滿，單位晶體管的價格不僅沒降，反而往上走。

先進制程徹底成了巨頭的燒錢游戲，中小公司連入場券都買不起。

說白了，不是大家不想擠摩爾的牙膏了，是這管牙膏真的擠不動了。全行業都在找下一個解題思路，不比尺寸的話，我們到底該比什么？

“韜定律”給出的答案很直接：比時間。

很多人把 τ 縮放翻譯成“時間縮微理論”，聽著玄乎，其實邏輯特別樸素，別盯著晶體管的面積卷了，整個系統從輸入到做出響應的總時間 τ，才是衡量進步的核心指標。

這個τ不是單一數值，是分層疊加的。

從晶體管開關的皮秒級，到電路走線的納秒級，再到芯片交互的微秒級，最后到數據中心任務調度的秒級，橫跨十二個數量級。哪一層拖了后腿，就優化哪一層，最終目標就是把總延遲壓到最短。

打個最通俗的比方。

摩爾定律的思路是開超市，把貨架，也就是晶體管，做小、擺密，同樣面積塞更多貨架，那貨架多了效率自然就高；

韜定律的思路是優化整個超市的動線，從進門、拿貨、結賬到出門，全程壓縮時間。

貨架可以不縮小，但可以疊成兩層（3D 堆疊），可以把結賬臺移到顧客跟前（3D 折疊），可以把倉庫和貨架打通（統一總線），最終讓顧客買完東西的總時間最短。

你品品，這根本不是同維度的競爭。

摩爾定律只優化了“器件密度”這一個點，韜定律直接把優化目標拉到了從晶體管到數據中心的全鏈條上。

這意味著啥呢？

以前工藝工程師、電路設計師、系統架構師各干各的，各自有各自的 KPI，最后系統延遲多少，往往是湊出來的?，F在全鏈條都盯著同一個τ指標，每一層的優化都能落到最終體驗上，不會出現“單點很強、整體拉胯”的情況。

很多人說“這不就是 3D 堆疊 + 高速互聯嗎，早就有了”。

這就是理論和工程思維差異了。

別家是先有技術再找理由，華為是先有統一的理論標尺，再用技術去落地。τ縮放是一套方法論，小到晶體管開關，大到萬卡集群，都能用同一套邏輯去優化。

技術可以改，標準的建立，才是真的定規則。

V2 版論文也沒玩虛的，直接甩了兩個驗證案例，手機端和 AI 數據中心各一套。

手機 SoC 很考驗單芯片能力的場景，沒法靠多芯片湊，全靠一顆芯片扛性能，LogicFolding（邏輯折疊）就是針對這個場景的解法。

思路是把數字、模擬、存儲電路拆開，分到兩層垂直堆疊的晶圓上，用超精細混合鍵合連起來。

設計空間從離散變成了連續，能按邏輯單元精細分配電路，實現全局最優布線。

對應到實測數據上，和同工藝的前代華為芯片比，晶體管密度從 155MTr/mm2干到 238MTr/mm2，漲幅超 50%。

放到 AI 集群場景，優化重點就從單芯片算力，變成了芯片間、機柜間的數據傳輸延遲，畢竟八成能耗都花在搬數據上，把這塊時間壓下來，比單純堆算力劃算多了。

論文里一口氣打出三套組合拳。

第一套是 Unified Bus（統一總線）。傳統集群要過 PCIe、NVLink、以太網好幾層協議，每次轉換都加延遲，跨節點訪問動輒幾十微秒。

統一總線直接把協議棧打穿，全鏈路內存語義直連，硬件做緩存一致性，延遲直接壓到 100 納秒左右，相當于快了 500 倍。

第二套是 Hi-ONE 光互聯引擎。銅線帶寬一般沖到 Tb 級就到頂了，而且傳輸距離有限。

Hi-ONE 把光模塊做到封裝旁邊，單模塊 8Tb/s 帶寬，傳輸距離從 1 米拉到 100 米，而且用輕量模擬均衡換功耗，靠協議層容錯補誤碼，典型的跨層權衡思路。

第三套是 3D Folding（3D折疊）。專門把內存、供電、光模塊從芯片邊緣挪到芯片表面，這樣帶寬、供電就能跟著算力一起平方增長，不會再被邊緣周長卡死。

三件套疊在一起，目標很明確。

讓成百上千顆芯片組成的集群，跑起來像一顆芯片一樣順暢。論文里給的預計目標是到 2035 年，硬件集成度再漲 100 倍。

靠的不是制程縮小，是全鏈路τ壓縮。

聊到這你應該能明白，韜定律的價值，從來不是又出了個“黑科技”。

它真正的沖擊力，是給后摩爾時代的半導體產業，提供了一套完整的、可落地的新評價體系。

過去，我們習慣了用“幾納米”去評判一塊芯片的好壞，仿佛數字越小就越厲害。摩爾定律像一條無形的鞭子，趕著全行業往更小的尺寸上沖，哪怕路已經越走越窄。

韜定律的出現，最大的意義不是又多了個厲害的技術，而是告訴所有人：路不是只有一條。

當幾何縮放的紅利吃盡，當先進制程成了少數玩家的游戲，換一個思路、換一個優化目標，反而能打開更寬的局面。

當然，現在就說“韜定律”取代“摩爾定律”還為時尚早，它還很年輕，有很多問題要解決，有很長的生態路要走。但至少它證明了一件事：即便摩爾的時代落幕了，但芯片進步的腳步不會停。

最后提一下，首款基于“韜定律”的芯片大概率會被用于華為手機的Mate 90系列，預計 9 月推出市場，這將是驗證新一代麒麟芯片性能表現的重要節點，大家可以期待下。

撰稿：SC

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