華為“韜”出王炸？

“這是中國在全球半導體領域首次提出指導產(chǎn)業(yè)發(fā)展的新原則。”

5月25日，在上海舉行的2026國際電路與系統(tǒng)研討會上，華為公司董事、半導體業(yè)務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發(fā)表“韜(τ)定律”。

那么，到底什么是韜定律？

要理解它，先要從一個半導體領域再熟悉不過的名詞說起：摩爾定律。

1965年，美國工程師戈登·摩爾提出了著名的預言，集成電路上可容納的晶體管數(shù)量大約每年會翻一番。1***5年將其修正為每兩年翻倍。

此后半導體行業(yè)半個世紀的發(fā)展，反復印證了這一預言，使其一度成為行業(yè)發(fā)展的圭臬。

從1***1年全世界第一塊單芯片微處理器擁有2300個晶體管，到20世紀80年代初增至10萬個、90年代初上升至1000萬個，并在接下來十年中突破1億個。截至2019年，可容納的晶體管總數(shù)已經(jīng)超過了100億個。

而今，摩爾定律正面臨物理極限和經(jīng)濟效益雙重挑戰(zhàn)。物理領域國際刊物《物理世界》專欄作者詹姆斯·麥肯齊直言，“摩爾定律的延續(xù)正變得日益困難，且成本不斷攀升。”

何庭波介紹，純粹尺寸縮小帶來的收益已趨于平緩，尖端芯片的設計預算超過10億美元。

那么，如何跨越傳統(tǒng)工藝路徑的局限，探索出一條全新的可持續(xù)演進路線，以滿足當下呈指數(shù)級攀升的計算性能需求？這是全球半導體行業(yè)亟待攻克的共同難題。

“答案并非在于***用新的制程節(jié)點或晶體管架構，而在于改變主要的優(yōu)化目標本身。”何庭波說，空間縮放僅僅是壓縮時間的工具，時間本身應該被用作主要衡量標準。

韜定律的誕生，給出了新的解題方式。

在物理學中，韜代表時間常數(shù)，也就是一個系統(tǒng)響應和傳播信號所需的基礎耗時。

韜定律的解法，就是以“時間縮微”替代“幾何縮微”。

它不再只盯著把晶體管做得更小，而是以系統(tǒng)性降低時間常數(shù)τ為目標，通過邏輯折疊等創(chuàng)新技術，持續(xù)壓縮信號傳播時延，不斷提升晶體管密度，實現(xiàn)半導體與電子系統(tǒng)的持續(xù)演進。

打個比方，傳統(tǒng)的芯片就像一座攤開在平地上的巨型城市。晶體管是散布在各處的樓宇，信號要穿過不同功能區(qū)，就得沿著地面七拐八繞，路程遠了，時間自然就長了。而邏輯折疊技術，相當于把原本平鋪的地面上下疊放，過去隔了幾條街的兩個單元，現(xiàn)在樓上樓下，信號一抬腳就能直達。路短了，堵點少了，車速快了，芯片自然跑得既快又省電。

那么，這是否意味著韜定律將取代摩爾定律？

中國半導體行業(yè)協(xié)會副理事長魏少軍在接受三里河***訪時表示，這兩件事并不矛盾。追求集成密度，也是在縮小晶體管間的連線長度，也就是在減少時延。

一位不愿具名的半導體行業(yè)分析師向三里河表示，國際通行路線仍是縮小芯片制程，目前的思路是探索一條新的特色路線，既能提升芯片效能，也能繞開摩爾定律面臨的現(xiàn)實問題。

更讓人意外的，這種突破已非停留在理論設想層面，而是有著長達六年的實踐積累。基于該定律，華為過去六年已成功設計并量產(chǎn)了381款芯片。

韜定律更深層次的價值，不僅在于技術突破本身。它構建的，是一套貫穿器件、電路、芯片到系統(tǒng)層面的多層級協(xié)同優(yōu)化體系。

何庭波給出的一個判斷是：“未來六到十年內(nèi)，那些將韜作為首要目標的公司、研究團隊和生態(tài)系統(tǒng)，將決定未來十年計算領域的格局。”

華為預計到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

這一進程背后，關乎的不只是一家企業(yè)的勝負，而是整個產(chǎn)業(yè)游戲規(guī)則的重構。

(“三里河”工作室)返回搜狐，查看更多